关于VHDL，我现在认为是不能用在Schaltungsebene上的，你说有书上说可以，你能跟我讲一下那书上是怎么说的，或者你告诉我哪本书，我自己去看看先。
由于时间的关系，我对第一个问题说下自己的想法。
关于Statistische Simulation,这个好像是你们Wirschaftingeniur的一个题目，我曾经做过关于这个Tehma的HiWi,呵呵。这个涉及到经济领域，我只能说一下我所知道的一些东西。还是用德文？Prognosen bzw Simulation erscheinen zunächst schwierig.Kleinste Ereignisse in der Gegenwart können unvorhersehbare Prozesse auslösen.Unter "Prognosen" bzw ''Simulation'' versteht man landsläufig den Versuch, auf der Basis aller verfügbaren Informationen und bestimmter Theorien zukünftige Situationen vorherzusagen.Zur Abschätzung zukünftiger Trends benutzt man Statistische Simulationen,die sich in zwei Klassen aufgeteilt werden.Statistische Makrosimulationen （我简称SMa）und Statistische Mikrosimulationen（SMi）.下面我还是想用中文说，嘿嘿！毕竟说的方便。
先说SMa，你的Datenbasis是个Zeitreihen mit Daten ueber das Gesamtsystem zu verschiedenen Zeitpunkten.这里呢又分有两部分Univariate Zeitreihen和Multivariate Zeitreihen，前者是通过对周期的发现，来进行结果的预测和分析，后者是通过对现存变量关系的过程的观察，来进行结果的分析。
再说SMi，分析任务要比前者来的复杂。因为它首先要对数据类型进行区分，从而在此基础上进行Simulation。其数据类型分为:
Querschnittsdaten,Trenddaten,Paneldaten,Ereignisdaten,这里我建议你这些概念你去网上，或书上查一下，更清楚些。
最后我这里提到一个很有名的Statistische Simulation的方法，就是：Monte-Carlo-Simulation （蒙特卡洛）
$辛苦$
睡觉去了，明天再说。
^_^, 原来你在汉诺威啊, 好地方啊,不过太远了,不然的话一定去给你包饺子.哈哈,有机会的吧.没想到还有人会馋饺子.....
原来ｓｔａｔｉｓｔｉｓｃｈｅ ｓｉｍｕｌａｔｉｏｎ 真的分为
makro 和mikro 啊,我 在网上查到过,还以为是经济的东西,和entwwurf 不达边呢
我说的看道过的是fh-muenchen的skript,上面说可以,呵呵
原帖由 night18 于 2005-8-29 21:51 发表
我说的看道过的是fh-muenchen的skript,上面说可以,呵呵
不好意思今天晚上太累，打了几个小时的羽毛球，剩下的问题，明天解答吧。
关于Statistische Simulation其分析用的是经济学的理论，这个我是不清楚地，当初我那个betreuer给我解释这些时，我愣是没明白，就记得他给我拿了本材料让我自己看，我做的HiWi也只涉及到电子知识的那一块。
你在Muenchen吗？嘿嘿！~，如果是这样的话，还是有机会吃饺子滴！我下个月就要去那边啦。
对了，你那是本Skript吗？不知道哟，因为我看了一些书，都是说道VHDL不能在Schaltungsebene发挥作用。难道我理解错了？我很有兴趣知道，在FH-muenchen的skript上是怎么描述VHDL在Schaltungsebene的作用的。
Wie kann die Fertigungsausbeute simuliert werden?
关于这个问题，我想了一下，我想得从经济上面去说，我说了这可不是专业，我不太清楚，我过根据经验，和在网上查了一下，我提供一点意见，仅供参考。
Mit Monte Carlo Simulaion kann die Fertigungsausbeute simuliert werden。这其中Monte Carlo Simulation就像前面我提到了运用很广的分析方法，This methods are stochastic techniques--meaning they are based on the use of random numbers and probability statistics to investigate problems。所以在模拟时，我们是针对随机数据，通过对随机数据的多次整理，以及概率的多次统计，我们会得出一个相对稳定和确切的数据，这个数据将用于反馈，并对比我们前面所用方法所得出结果的合理性及收益，为了达到我们所希望的目标值或者说目标结果，有时必须改变前面的制作工序，这样一整套过程，就是可以看作是产品收益模拟。
welche Bauelementerparameter werden hierzu benötigt.
这个嘛？如果光就芯片最后制造得出的Fertigungsdaten来说，实在是太多了，我是这么认为的，因为最后Fertigungsausbeute的计算，牵扯到每一部过程的模拟，所以每一步过程的参数都得记录下来，这里我就举几个Fertigungsdaten的例子：Verbindungslisten,Belichtungsmaske fuer jede Lage,Blendentabelle,Bohrplan,Loetstoppmaske,Bestueckungsplan,etc.
was ist mit Entwurfszentrierung gemeint
还是这个问题简单点，嘿嘿！~
当我们编译电路的时候，特别是编译模拟电路的时候，我们有两个框架，Prametersraum和Eigenschaftensraum，前者指的是我们所能利用的工具，元件，其中也包括制作工艺技术的条件等，后者表示的是我们编译电路所希望或应该得出的结果，比如一个模拟电路的放大倍数等等，你可以画两个直角坐标第一像限。中间画一个小长方形，直角坐标就分别代表了这两个Raum，中间这个框表示Toleranzbereich.在我们编译电路的时候用什么元件产生什么Eigenschaft，即两个Raum是有绝对联系的，当我们从Parametersraum的Toleranzbereich取两个元件，得出的结果不在Eigenschaftensraum的Toleranzbereich里面，这就不符合要求，而我们做希望的是：尽量两个坐标系的参数及其相关结果特性都相互映射在Toleranzbereich中心。这就是所谓的Entwurfszentrierung。$辛苦$
Welche parasitären Effekte können aus dem Layout extrahiert werden?
前一个问题，关于哪些寄生影响，首先是寄生电容（Parasitaere Kapazitaet）,Alle Verdrahtungsleitungen,die uebereinander oder nebeneinander liegen,erzeugen eine parasitaere Kapazitaet.其主要影响是产生Verzoegerungszeit或者是RC低通。其次就是寄生电阻（parasitaere Widerstand）,由于现在的半导体技术的发展，元件越做越小，电磁场的影响也就越来越大，由于两点电势差不同（比如在MOS管的衬底Substrat），Elektron und Loecher因为电磁场的影响在两点间流动从而产生电流，进而产生寄生电阻。
[ 本帖最后由 一颗松树 于 2005-8-31 00:25 编辑 ]
3. Was versteht man unter LVS und DRC? Wann werden diese Verfahren benötigt
关于DRC我前面已经简单解释过了，我这里就不说了，我这里稍微提一下LVS（Layout Versus Schematic）.Das Pruefungprogrammm LVS prueft die Uebereinstimmung der extrahierten Netzliste mit der vorgegebenen Schaltung.LVS的理论运行过程我可以描述一下，首先第一条线：Layout-->Extraktion这里得到Layoutdaten，第二线，Schaltung-->LOGLVS(这是一个转换程序，将电路Netzliste转换成LVS可读的形式)这里可以得到一个Logic-File，然后第一条线的结果和第二线的结果通过LVS进行对比，从而产生两个东西：Report-File（Text-File printf.lvs）和Grafik-File.最后可以说LVS ist somit der wichtigste Check neben dem DRC.
关于这些过程，我们都是用在最后Layout-Pruefung这个时候，即制造成成品芯片之前的编译阶段的最后一步。